本文摘要：系统设计师一般来说侧重于为应用于自由选择合适的数据转换器，在向数据转换器获取输出的时钟再次发生器件的自由选择上往往鲜有考虑到。

系统设计师一般来说侧重于为应用于自由选择合适的数据转换器，在向数据转换器获取输出的时钟再次发生器件的自由选择上往往鲜有考虑到。然而，如果不慎重考虑时钟发生器的振幅噪声和晃动性能，数据转换器动态范围和线性度性能有可能受到相当严重的影响。系统考虑到因素使用MIMO（多输出多输入）架构的典型LTE（长年演变）基站如图1右图，该架构由多个发射器、接收器和DPD（数字实杂讯）对系统路径包含。

各种发射器／接收器组件（如数据转换器（ADC／DAC））和本衡（LO）拒绝使用较低晃动参照时钟以提升性能。其他基带组件也拒绝各种频率的时钟源。图1．面向使用MIMO架构的典型LTE基站的时钟时序解决方案用作构建基站间实时的时钟源一般来自GPS（全球定位系统）或CPRI（标准化公共射频模块）链路。这种源一般享有杰出的长年频率稳定性；但它拒绝把频率转换成所需的本地参照频率，以构建较好的短期稳定性或晃动。

高性能时钟发生器可继续执行频率切换操作者并获取较低晃动时钟信号，在此基础上，这些信号可能会分配给各种基站组件。自由选择最佳时钟发生器至关重要，因为佳参照时钟不会升高LO振幅噪声，结果不会提升升空／接管EVM（误差矢量幅度）和系统SNR（信噪比）。低时钟晃动和噪底也不会影响数据转换器，因为它不会减少系统SNR并造成数据转换器杂散电磁辐射，从而更进一步减少数据转换器的SFDR（无杂散动态范围）。

结果，较低性能时钟源最后不会减少系统容量和吞吐量。时钟发生器技术规格尽管关于时钟晃动的定义多种多样，但在数据转换器应用于中，合适的定义是相位抖动，其单位为时域psrms或fsrms。

相位抖动（PJBW）是通过时钟信号振幅噪声在载波特定位移范围内的分数推论出来的晃动，计算公式如下：fCLK为工作频率；fMIN／fMAX回应目标比特率，S（fCLK）回应SSB振幅噪声。分数比特率的下限和上限（fMIN／fMAX）因明确应用于而异，各不相同设计脆弱的涉及频谱成分。设计师的目标是自由选择所须要比特率中的分数噪声低于或者相位抖动低于的时钟发生器。

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